OpenTestability

OpenTestability 是一款开源的结构分析工具，专为数字电路及其对应的 Verilog 网表精心设计。其主要功能是计算关键的可测试性指标，例如 SCOAP（结构可控性/可观测性程序）和 COP（可控性/可观测性程序）值。这些指标为量化评估将一个节点设置为特定逻辑值的难易程度（可控性）以及在主输出端观测一个节点值的难易程度（可观测性）提供了见解，这对于有效的硬件工程和测试至关重要。

该工具在集成电路设计和电子设计自动化（EDA）领域的众多科学与工程挑战中都有应用。它在分析复杂数字设计的可测试性、识别“难以测试”的节点以及指导可测试性设计（DFT）工作方面发挥着重要作用。工程师和研究人员可以利用 OpenTestability，通过量化受影响节点的 SCOAP 指标变化，来评估和改进经过各种设计优化（如逻辑综合或重组）后电路的内在可测试性。

实际应用和用例包括：

• 设计验证与可测试性评估​：工程师可以使用 OpenTestability 系统地定义和计算 Verilog 网表中每个节点的可控性（$CC_0$、$CC_1$）和可观测性（$CO$）指标，从而全面了解电路的内在可测试性。
• 自动测试向量生成（ATPG）：该工具输出的指标对于指导确定性 ATPG 算法（如 D-algorithm 和 PODEM）至关重要。通过提供客观的选择启发式方法，优先考虑用于故障激励的低可控性和用于故障传播的低可观测性，OpenTestability 有助于减少生成测试向量的搜索深度和计算成本。
• 硬件安全分析​：在硬件木马的背景下，OpenTestability 可以识别出具有低可控性与可观测性的电路节点。这些节点常被恶意行为者利用来制造难以激活或检测的触发器，因此该工具对于分析和增强电路抵御安全威胁的韧性至关重要。
• 基准测试与设计优化​：该工具有助于根据不同电路实现或架构选择的可测试性概况进行基准测试和比较，从而在平衡性能、面积和可测试性方面做出明智的决策。