玻尔百科=)，以在单次仿真过程中模拟数据通过逻辑门的即时、顺序流动。<=)，以正确模拟所有触发器如何在时钟边沿同时采样数据并一起更新。在数字设计的世界里，每一行硬件描述语言 (HDL) 代码都存在于两个平行的宇宙中：一个是抽象的、基于规则的仿真世界，另一个是物理的、可触摸的综合硬件世界。一个成功的设计是这两个宇宙完美对齐的产物。然而，当仿真行为无法预测硬件的实际情况时，设计人员就会面临一个关键且通常代价高昂的问题，即仿真-综合不匹配。这种差异是机器中的幽灵，能够将一个逻辑上健全的设计变成一块无法工作的硅片。
本文旨在解决导致此类不匹配的根本性知识差距。它揭示了仿真器和综合工具各自角色的神秘面纱，并为编写两者都能一致解释的 HDL 代码提供了清晰的指南。通过掌握这些原则，设计人员可以弥合抽象代码与物理现实之间的鸿沟，确保他们的电路从第一次仿真开始就按预期工作。
在接下来的章节中，我们将首先探讨仿真-综合不匹配背后的“原理与机制”，揭示赋值的“黄金法则”以及意外存储器和逻辑矛盾的危险。然后，在“应用与跨学科联系”中，我们将看到这些规则如何应用于构建稳健的系统，以及因果关系和状态管理的核心概念如何远远超出了芯片设计的范畴。
要理解数字设计的艺术与科学，我们必须首先认识到，我们写的每一行代码都过着双重生活。它同时存在于两个截然不同的世界中：抽象的仿真世界和物理的综合世界。从一个绝妙的想法到一块能工作的微芯片的旅程，就是在这两个领域之间的旅程，而这条道路充满了微妙的危险。当一个世界的行为与另一个世界不匹配时，我们就遇到了仿真-综合不匹配——这是机器中的一个幽灵，可以使一个原本完美的设计变得完全无用。
想象一下，仿真器就像一个一丝不苟、痴迷于规则的官僚。它逐行执行我们的代码，以完美的逻辑精度遵循语言规范。它的世界由离散事件和被称为 delta 周期的无穷小时间步组成。它对电压、电流或电子的复杂物理学一无所知，它只知道规则。
另一方面，综合工具则是一位大师级的建筑师和工程师。它将我们的抽象代码翻译成物理电路的实体蓝图——一种由晶体管、门电路和连线组成的特定排列。它的世界受物理定律支配。信号不仅仅是 1 和 0，它们是以真实的、有限的延迟在硅中传播的电压。
整个现代硬件设计的实践都建立在这样一个希望之上：官僚的预测将与建筑师的最终建筑相匹配。不匹配意味着我们的仿真——在构建电路之前窥探其行为的唯一窗口——对我们撒了谎。为避免这种情况，我们必须学会说一种两个世界都能理解的语言，从最基本的指令开始。
在 Verilog 和 SystemVerilog 中，我们有两种主要方式来告诉变量取一个新值：阻塞赋值 (=) 和非阻塞赋值 (<=)。这个选择并非风格问题；它是一个意图的声明，会带来深远的后果。
可以这样理解：
阻塞赋值 (=) 就像一个直接的、顺序的命令。“计算这个值，并立即赋值。在完成此条指令前，不要执行下一条。” 它强制执行严格的顺序。
非阻塞赋值 (<=) 就像发送一条短信。“请计算这个值。在当前一系列活动结束时，将变量更新为此新值。” 计算是现在进行的，但最终的更新被安排与所有其他“短信”更新并发执行。
从这个简单的差异中，诞生了两条构成可靠数字设计基石的“黄金法则”：
让我们看第一条规则。组合逻辑，如一个简单的多路选择器，其输出应仅依赖于输入的当前状态。在一个用于描述这类逻辑的 always @(*) 块中，使用阻塞赋值 (=) 确保了块内的数据流模拟了真实门电路中的数据流。对于一个简单的电路，比如一个 4 对 1 的多路选择器，你或许可以使用非阻塞赋值侥幸过关——综合工具通常足够聪明，能推断出你的意图。但这就像用螺丝刀当锤子使；它不是完成工作的正确工具，当设计变得更复杂时，它会引发问题。
那么，这些问题究竟是什么呢？让我们看看在一个稍微复杂一点的逻辑中忽略规则 1 会发生什么。假设我们想为函数 构建一个电路。我们可以用一个中间信号 tmp 来描述它：
综合工具看到这段代码，理解其逻辑关系，并构建出正确的门电路链。在物理世界中，输入 a 的变化会通过与门、再通过或门产生涟漪效应，经过微小的传播延迟后出现在输出 y 上。
但仿真器看到的则截然不同。记住，它是一个一丝不苟的官僚。当输入 a 改变时，always_comb 模块被触发。
第一次传递 (Delta 周期 1): 仿真器看到 tmp <= a & b;。它计算出 tmp 的新值，但因为这是一个非阻塞赋值，它只是调度了这次更新。在这次传递的剩余时间里，tmp 仍然保持其旧值。接着它看到 y <= tmp | c;。它使用 tmp 的旧值来计算 y 的新值，并同样调度了这次更新。在这次传递结束时，新的 tmp 值被更新，但 y 仍然是错误的。
第二次传递 (Delta 周期 2): 因为 tmp 在上一次传递结束时改变了值，always_comb 模块在同一个仿真时间内被再次触发。这一次，当它评估 y <= tmp | c; 时，它使用了 tmp 的新值。它计算出 y 的正确最终值并调度更新。
仿真最终得到了正确的答案，但它花费了两个“计算步骤”（delta 周期）才达到目的。它将逻辑建模为一个两级流水线，而硬件则是一个单一的、瞬时（从逻辑角度看）的涟漪效应。这种瞬态不匹配看似无害，但如果您设计的其他部分正在监听 y 的中间错误值，就可能发生灾难性的故障。
如果我们遵循规则并使用阻塞赋值：
仿真器会执行第一行，立即更新 tmp。然后它会执行第二行，使用全新的 tmp 值来计算 y。正确的最终结果在一次传递中就出现了。现在，仿真完美地反映了硬件的逻辑数据流。
组合逻辑是无记忆的。对于任何给定的输入集，输出总是相同的。这意味着我们必须为每一种可能的情况都指定输出应该是什么。如果我们不这样做会发生什么？
考虑一个用 VHDL 编写的优先编码器。代码可能有一系列 if-then-elsif 语句来根据哪个输入具有最高优先级来定义输出。但是如果代码没有包含最后的 else 子句呢？如果所有输入都未激活，电路应该做什么？
仿真器可能只会赋一个 X（未知）值。但是综合工具无法构建一个产生“未知”的电路。它必须构建某个东西。于是，它推断：“设计者没有告诉我这种情况下该怎么做。唯一安全的做法就是将输出保持在其上一个值。”
这种“保持上一个值”的行为正是存储器的定义。在无意中，设计者迫使综合工具在一个本应是无记忆的组合逻辑中间推断出了一个锁存器——一个简单的存储元件。硬件现在有了状态，而设计者的心智模型中却没有。这是一个由不完整的规范引起的严重不匹配。如果一个信号在进程内部被读取但却不在其敏感列表中，也会发生同样的事情；电路将不知道在那个信号改变时更新，从而有效地“记住”其旧状态，直到其他事情触发更新。
我们已经看到了在组合逻辑中使用错误赋值的危险。现在，让我们见证一下当我们违反规则 2，在时序逻辑中混合赋值类型时所引发的混乱。
想象一个带有同步复位的寄存器 q。在时钟的上升沿，如果使能信号 en 为高，q 应该递增。如果复位信号 rst 为高，q 应该被清零。一个天真的设计者可能会这样写：
假设 q 是 10，在一个时钟边沿，en 和 rst 都为高。
仿真世界： 痴迷规则的仿真器遵循其脚本。
q <= q + 1;。它计算 10 + 1 = 11 并调度在时间步结束时将 q 更新为 11。q = 0;。这是一个阻塞赋值。它会立即执行。变量 q 现在是 0。q 安排的更新为 11。于是，它将 q 设置为 11。
仿真中的最终值是 11。复位似乎被忽略了！综合世界： 建筑师看到此代码，必须构建一个物理电路。它没有“调度更新”的概念。它看到同一个触发器有两个驱动源。它将即时的阻塞赋值 (=) 解释为比调度的非阻塞赋值 (<=) 具有更高的优先级。它构建了一个复位信号拥有最终决定权的触发器。如果 rst 为高，触发器的输入将是 0，句号。
硬件中的最终值将是 0。
仿真报告 11，硬件产生 0。一个完全且灾难性的不匹配。这个错误在芯片从晶圆厂返回之前是不可见的。这就是为什么黄金法则不仅仅是建议；它们是我们为保持两个世界同步而订立的契约。
最后，让我们看一个如此奇怪的案例，它甚至挑战了仿真的意义极限。如果我们尝试用带有反馈的组合逻辑来建模存储器的基本构建块——SR 锁存器，会发生什么？经典的教科书电路是两个交叉耦合的与非门。在 Verilog 中，这可能看起来非常简单：
这似乎与硬件原理图完美对应。但在仿真器的世界里，当我们试图退出一个非法状态，比如 s_n 和 r_n 都从 0 变为 1 时，会发生什么？让我们假设输出 q 和 q_bar 原本都是 1。
Delta 周期 1: 当 s_n=1 且 r_n=1 时，仿真器计算 q <= ~q_bar (即 ~1=0) 和 q_bar <= ~q (即 ~1=0)。在此周期结束时，(q, q_bar) 变为 (0, 0)。
Delta 周期 2: 输出改变了，所以 always @(*) 块再次运行。现在，它计算 q <= ~q_bar (即 ~0=1) 和 q_bar <= ~q (即 ~0=1)。在此周期结束时，(q, q_bar) 变为 (1, 1)。
Delta 周期 3: 输出再次改变，所以该块再次运行。状态恢复为 (0, 0)。
仿真陷入了一个无限循环，在每个 delta 周期内都在 (1, 1) 和 (0, 0) 之间翻转，所有这些都没有在仿真时间上推进一皮秒。这是一个零时间振荡。仿真器陷入困境，永远地追逐自己的尾巴。
当然，一个真实的物理电路不会这样做。在现实世界中，门延迟和晶体管特性的微小、不可避免的差异将导致其中一方“赢得”这场竞赛，锁存器将落入其两个稳定状态之一 ((0, 1) 或 (1, 0))。这种不确定但最终会解决的状态被称为亚稳态。
在这里，仿真模型以其完美、理想化的方式遵守规则，却完全无法捕捉到物理世界混乱的现实。它产生了一个没有物理对应物的逻辑产物。这是最终的教训：我们的工具很强大，但它们是模型，不是现实。真正的精通不仅在于了解规则，还在于理解其局限性，并欣赏代码的抽象世界与我们努力创造的电路的物理宇宙之间深刻而美丽的对应关系。
我们已经穿越了硬件描述语言 (HDL) 仿真调度器的抽象世界，一个由活跃区和非阻塞赋值队列构成的领域。这可能看起来像是一套为数字领域神职人员准备的神秘规则。但事实远非如此。这些规则不是任意的约束；它们正是我们用来描述计算物理学的语法，用以指挥数十亿晶体管组成的舰队完美协同地行动。通过理解如何正确地使用这种语言，我们从仅仅编写代码毕业到真正地设计物理现实。能工作的仿真和能工作的硬件之间的区别——那可怕的仿真-综合不匹配——不是靠希望，而是靠纪律来弥合的。现在让我们来探索这种纪律在何处结出硕果，从简单的逻辑转向复杂的系统，并看看这些原则如何在远超硅芯片的领域中产生回响。
数字电路的大部分工作是无思虑且即时的。它是纯粹的组合逻辑——一连串的门电路，输入端的变化以电速涟漪般传到输出端。没有存储，也无需等待时钟。我们的语言必须捕捉到这种即时后果的感觉。这就是阻塞赋值 (=) 的世界。
考虑构建一个优先编码器，这是一个基本的电路，例如，它可能用来决定几个警报中哪个最紧急。如果 3 号警报响起，它优先于所有其他警报；如果不是，我们检查 2 号警报，以此类推。我们可以用一个简单的 if-else 链来描述它。当我们使用阻塞赋值时，我们是在以清晰的顺序向仿真器讲述一个故事：“查看输入 d[3]。它被激活了吗？如果是，输出就是 y_3。故事结束。如果不是，然后再看 d[2]。” 这精确地模拟了一系列逻辑门的行为。在这里使用错误的工具，比如非阻塞赋值，就好像告诉一个委员会去决定行动方案，而每个成员在做决定时都不等待听取更高优先级成员的决定。其结果是混乱，以及一台在仿真中无法正确确定任务优先级的机器，即使综合工具设法猜到了我们的意图。
同样的原则也适用于我们构建有限状态机 (FSM)，即许多数字系统的“大脑”。一个设计良好的 FSM 将其“思考”与“行动”分开。思考部分——决定下一个要进入的状态——是时序的，由系统时钟同步。但行动部分——根据其当前状态确定机器的输出——通常是纯组合的。对于一个 Moore 型 FSM，输出仅取决于状态寄存器。为了对此建模，我们使用一个对状态的任何变化都敏感的独立代码块。在这个块内部，我们使用阻塞赋值。这确保了机器进入新状态的那一刻，其输出能立即反映那个新的现实，就像控制面板上的灯应该立即反映机器的状态一样。这种清晰的关注点分离是稳健设计的基石。
也许最直观的应用是在调试中。想象一下，你正在构建一个复杂的流水线，想要一个“窥镜”来实时查看内部寄存器的值。这个调试探针必须是一个完美的、非侵入性的窗口。它不应该有任何自己的存储或延迟；它必须简单地镜像内部信号。我们通过一个组合连接来实现这一点。在 HDL 中，一个简单的 always @(*) probe_out = internal_reg; 就能做到。阻塞赋值 (=) 创建了一个直接、即时的链接。internal_reg 的任何抖动都会立即反映在 probe_out 上。这是最纯粹形式的“所见即所得”，是理解复杂机器内部生命不可或缺的工具。
虽然组合逻辑是即时的，但数字系统的真正力量来自于同步性——由时钟的节拍器般的滴答声所编排的动作。在这里，我们为未来编舞。我们不再描述现在是什么，而是下一个时钟边沿将要发生什么。这是非阻塞赋值 (<=) 的领域。它是我们指挥一个由触发器组成的交响乐团的工具。当我们写 a <= b 时，我们不是说 a 马上变成 b。我们是说：“在时钟滴答的那一刻，大家看一下世界的当前状态。基于那个快照，计算出你的下一个值。然后，大家一起更新自己。”
这使得一个看起来不可能的美妙壮举成为可能：在没有临时第三个寄存器的情况下交换两个寄存器的值。代码很简单：
在时钟边沿，a <= b 的右侧读取 b 的旧值，b <= a 的右侧读取 a 的旧值。然后，同时地，a 得到旧的 b 值，b 得到旧的 a 值。其中的魔力在于调度——所有的计划都是在任何变化发生之前，基于同一时间点制定的。
这个原则可以扩展到更复杂、更强大的操作。考虑一个需要在一个时钟周期内执行读-修改-写操作的高性能内存控制器。这在处理器和网络路由器中很常见，我们可能需要增加内存中的一个计数器。任务是读取当前值，加一，然后将结果写回同一位置，所有这些都在一个时钟滴答和下一个滴答之间完成。使用阻塞赋值的幼稚方法会产生竞争条件——你是读取旧值还是你刚刚写入的新值？仿真会变得一团糟。
但使用非阻塞赋值，解决方案则非常优雅。我们可以编写代码，有效地表达：“在下一个时钟边沿，会发生两件事。存储器的输出端口将接收当前位于 address_X 的值。而存储器位置 address_X 本身将接收 (当前在 address_X 的值 + 1) 的值。” 这两个操作都是基于同一个、原始的、时钟滴答前的存储器状态来调度的。结果是，旧值被正确读出，同时新值被写入，完美地执行了一个复杂的原子操作。这不仅仅是一个编码技巧；这是一种深刻的方式，通过精确的时间控制来描述和构建实现最高性能的硬件。
如果我们失去了这种纪律会怎样？如果在单个时钟进程中，我们试图将阻塞赋值的“现在”与非阻塞赋值的“将来”混合在一起，会怎样？我们会创造出一个怪物：一段在仿真中行为一种，在硅片中行为另一种的代码。这正是仿真-综合不匹配的核心所在。
想象一个旨在描述单个寄存器 p 行为的代码块。如果我们用阻塞赋值更新 p 的一个位，又用非阻塞赋值更新另一个位，我们就在制造一个逻辑矛盾。在仿真器事件队列的奇幻世界里，一个怪异的序列展开了。阻塞赋值立即执行，改变了寄存器的一部分。然后，在同一个块内的后续非阻塞赋值读取了这个刚刚改变的值，来为时间步结束时调度它自己的更新。仿真产生了一个结果，但这个结果是基于一个没有物理对应物的事件序列。
面对这种令人困惑的描述，综合工具会束手无策。它无法构建一个部分“现在”更新、部分“稍后”更新的触发器。它很可能会忽略仿真中创建的人为顺序依赖，而去构建它认为你想要的东西：一组同时由时钟驱动的触发器。结果呢？物理硬件的行为与仿真完全不同。你的机器里有了一个幽灵，一个直到你制造出芯片那一刻才显现的错误，而它诞生于在一个混乱的思绪中将现在时态的语言与将来时态的语言混合在一起。规则简单而绝对：在时序的、有主时钟的块中，只使用非阻塞赋值。
这种对即时事件和调度事件的严格区分，不仅仅是数字设计中的一个深奥怪癖。它是在任何复杂系统中管理因果关系和状态的根本一课。
在软件工程中，困扰多线程应用程序的竞争条件源于同样的不明确性。当两个线程访问一个共享变量，且至少一个是写操作时，结果取决于线程的非确定性调度。使用互斥锁、信号量或事务内存的纪律，类似于 HDL 设计师为共享状态（寄存器）使用非阻塞赋值以确保可预测的同步更新的纪律。
在分布式系统和数据库中，确保跨多个节点的一致性需要对状态随时间的变化有深刻的理解。像快照隔离这样的概念——事务在数据库存在于某个时间点的一致视图上操作——直接反映了非阻塞赋值的原则，即所有右侧表达式都是在电路的一个一致的、时钟触发前的“快照”上进行评估的。
甚至在项目管理中，我们也面临类似的挑战。如果一个团队的输出是另一个团队的输入，一个“阻塞”的依赖意味着一个团队必须等待另一个团队完全完成。一种“非阻塞”的方法可能涉及团队从项目开始就基于一个共享的、商定的规范并行工作，其成果在稍后的里程碑进行集成。混淆这两者会导致延误和集成噩梦。
HDL 的规则不仅仅是规则；它们是驾驭复杂性的精粹智慧。学会区分即时与调度、组合与时序，就是学习动态系统的语言。它教我们以极其清晰的方式思考因果、时间与状态。这样做，它使我们能够构建出复杂得惊人的机器，而这些机器以物理定律般优美、可预测的确定性来工作。
// Incorrect Style
always_comb begin
tmp <= a & b;
y <= tmp | c;
end
// Correct Style
always_comb begin
tmp = a & b;
y = tmp | c;
end
always @(posedge clk) begin
if (en)
q <= q + 1; // Non-blocking: "Schedule an increment"
if (rst)
q = 0; // Blocking: "Reset to zero NOW"
end
always @(*) begin
q <= ~(s_n & q_bar);
q_bar <= ~(r_n & q);
end
always @(posedge clk) begin
a <= b;
b <= a;
end