玻尔百科在数字电子领域，最简单也最强大的思想莫过于开关。控制信号流动的能力——即根据指令允许其通过或阻止其通过——是所有计算技术赖以建立的基石。这种开关的现代实现方式是 MOSFET 晶体管，其优雅的工作方式催生了一种被称为传输晶体管逻辑 (PTL) 的设计哲学，即通过在一个由这些开关组成的网络中引导信号来实现逻辑功能。然而，这种看似直接的方法背后，隐藏着晶体管行为中的一个根本性缺陷，这构成了一项关键的设计挑战。本文旨在探讨传输晶体管逻辑的双重性：它的高效性及其固有的缺陷。本文将指导读者理解为何晶体管并非完美的开关，以及工程师们如何开发出巧妙的解决方案来有效利用其强大功能。
接下来的章节将首先剖析传输晶体管的核心原理与机制，揭示“弱一”和“弱零”现象背后的物理原因，并介绍 CMOS 传输门这一优雅的解决方案。随后，文章将探讨其应用与跨学科联系，展示这些原理如何在从逻辑门到存储单元的实际电路中发挥作用，并讨论在数字设计的艺术中定义速度、面积和信号完整性之间关键权衡的因素。
在我们构建复杂数字计算机器的征途中，最基本的构件是开关。我们需要一种器件，能够根据指令允许信号通过或完全阻断它。扮演这一角色的现代奇迹是晶体管，具体来说是金属-氧化物-半导体场效应晶体管，即 MOSFET。它的原理看似极其简单：在其“栅极”端子上施加电压，便会形成一个导电沟道，如同闭合开关。移除电压，沟道消失，开关打开。这一优雅的原理启发我们通过在这些微小、可控的路径中引导信号来构建逻辑电路。这种方法被称为传输晶体管逻辑 (PTL)，它是一种优美而高效的设计哲学，但正如我们将看到的，它也带来了一个微妙且富有启发性的意外。
让我们从最常见的晶体管类型——n 沟道 MOSFET（或称 NMOS）开始我们的旅程。假设我们想用单个 NMOS 晶体管将输入信号 传递到输出 。栅极上的一个控制信号将决定开关是“开”还是“关”。
首先，让我们尝试传递一个逻辑“0”，在电子世界里，这只是一个 0 伏的电压。我们将栅极连接到高电源电压 以打开晶体管，并在输入端施加 0 伏电压。输出端会发生什么呢？NMOS 的表现非常出色。它像一根闭合的管道，勤勉地排掉输出端的任何电荷，直到其电压与输入端的 0 伏几乎完全相同。NMOS 是一个优秀的“0”传递者，我们称之为“强零”。
现在来进行关键实验。如果我们尝试传递一个逻辑“1”，即 的高电压，会发生什么？我们保持栅极电压为 以确保开关闭合，并在输入端施加 。我们期望输出电压上升到 。但事实并非如此。输出电压确实上升了，但它在中途停了下来，卡在一个明显低于 的值上。为什么呢？
这就是晶体管的秘密所在。MOSFET 不仅仅是简单地“打开”；它保持导通是由于其栅极和源极（沟道两端之一）之间的电压差。这个最小电压差是该器件的一个基本属性，称为阈值电压 ()。对于我们的 NMOS，只要其栅源电压 大于 ，晶体管就导通。
让我们追踪一下这个过程。栅极保持在 。输入也处于 。当晶体管传递信号时，输出节点（在此情况下作为源极）开始充电。其电压 上升。但请看栅源电压发生了什么变化：。随着 的攀升， 会减小。当 上升到使 刚好等于 的那一刻，晶体管的导电沟道就会夹断。它无法再有效地传递更多电流。这种情况发生在 时，或者，解出输出电压，当 时。
输出永久地卡在了比栅极电压低一个阈值电压的位置。这种效应被称为阈值电压降，意味着一个单独的 NMOS 晶体管只能传递一个衰减的或“弱的 1”。 我们看似完美的开关存在一个根本性的缺陷。
自然界崇尚对称，晶体管的世界也不例外。NMOS 有一个对应的器件：p 沟道 MOSFET，或称 PMOS。它的工作方式是互补的：当其栅极电压为低（0V）时导通。也许它能完成 NMOS 未能完成的任务？
让我们重复实验。我们将使用一个 PMOS 来传递逻辑“1”（）。我们通过将其栅极连接到 0V 来使其导通。PMOS 完美地传递了高电压，将输出一直拉到 。它产生了一个漂亮的“强一”。为什么？因为它的导通取决于源栅电压 ，而该电压在整个过程中都保持很高。
但你大概能猜到接下来会发生什么。当我们让 PMOS 传递逻辑“0”（0V）时会怎样？我们再次通过将其栅极设为 0V 来使其导通。输出电压开始下降，但就像它的 NMOS 表亲一样，它被卡住了。当输出电压相对于栅极不再足够高以维持沟道开启时，导通便停止了。输出被困在一个等于 PMOS 阈值电压绝对值 的电压上。PMOS 传递了一个“弱零”。
因此我们发现了一个奇妙而令人沮丧的二元性。NMOS 传递强“0”但传递弱“1”。PMOS 传递强“1”但传递弱“0”。 两者都不是完美的开关。这就像拥有一把只能把钉子拔出来的锤子，和另一把只能把钉子钉进去的锤子。我们如何能用它们构建出有用的东西呢？
解决方案，正如在自然界和工程学中常见的那样，不是去寻找一个完美的工具，而是将两个互补的工具结合起来。如果 NMOS 擅长传递“0”，而 PMOS 擅长传递“1”，那我们就把它们一起使用。
这催生了一个极其优雅的器件：CMOS 传输门。我们简单地将一个 NMOS 和一个 PMOS 并联，共享相同的输入和输出。要打开这个复合开关，我们必须同时打开两个晶体管。这意味着我们向 NMOS 栅极施加高信号（），向 PMOS 栅极施加低信号（0 V）。这需要两个互补的控制信号，通常标记为 和 。
现在，来看看这个组合的协作。 当我们要传递一个逻辑“1”()时，NMOS 开始工作，但当接近其阈值压降极限时便会力不从心。但与此同时，PMOS 正在轻松地工作，平稳地将输出一直拉到 。 当我们要传递一个逻辑“0”（0 V）时，PMOS 会遇到困难，无法将输出拉到低于 。但可靠的 NMOS 接管了工作，愉快地吸纳电流，直到输出牢牢地稳定在 0 V。
每个晶体管都优雅地弥补了对方的弱点。它们共同构成了一个近乎理想的开关，能够几乎无衰减地传递“1”和“0”。这种双向门证明了互补设计的力量，创造出一个远大于其各部分之和的整体。
传输门是一个漂亮的解决方案，但它需要两个晶体管和两个互补的控制信号。这增加了复杂性并占用了更多的硅片面积。如果我们只想使用更简单、更小且通常更快的 NMOS 晶体管来构建逻辑怎么办？我们是否会因“弱一”而注定失败？
完全不会。在这里，我们从纯粹的物理学转向了工程的艺术。问题本身不在于“弱一”，而在于链条中的下一个逻辑门能否正确地将其解释为“1”。只要衰减后的信号“足够好”，系统就能完美工作。
这个思想被称为电平恢复。让我们想象一下，我们的 NMOS 传输晶体管将其输出馈送到一个标准的 CMOS 反相器。反相器有一个称为开关阈值 () 的特性。如果反相器的输入电压高于 ，其输出将是一个稳定的低电平。如果输入低于 ，其输出将是一个稳定的高电平。
因此，我们的系统能够工作的条件很简单：来自我们传输晶体管的衰减高电平信号必须仍然舒适地高于反相器的开关阈值。我们必须确保 。
这给了我们一个极好的设计杠杆。如果我们发现我们的“弱一”太接近 ，我们可以简单地重新设计反相器！通过调整反相器自身的 PMOS 和 NMOS 晶体管的相对尺寸和强度，我们可以向上或向下移动其开关阈值 。为了使其对“弱一”更具鲁棒性，我们可以设计一个具有较低 的反相器（通过使其上拉 PMOS 相对于其下拉 NMOS 更强）。这种“偏斜”的反相器对偏高的输入变得更加敏感，并能可靠地在其输出端产生一个全摆幅、恢复后的逻辑“0”。
我们在像互补传输晶体管逻辑 (CPL) 这样的逻辑家族中，可以漂亮地看到这一原理的应用。CPL 使用巧妙的纯 NMOS 传输晶体管网络来构建复杂的函数，例如异或门。这些网络高效地产生正确的逻辑输出，但信号是衰减的。然后，这些中间信号被馈送到输出端的 CMOS 反相器中，这些反相器充当电平恢复器，清理信号并为下一级产生完美的、全摆幅的逻辑电平。
最后，值得欣赏一下传输晶体管逻辑背后的独特哲学。最常见的逻辑形式，即标准静态 CMOS 门（如与非门或或非门），其工作方式像一个主动的决策者。它接收输入信号，评估一个布尔函数，然后使用一个强大的由 PMOS 晶体管组成的上拉网络将输出强制拉高，或者使用一个强大的由 NMOS 晶体管组成的下拉网络将输出强制拉低。对于任何一组输入，一个网络是活动的，而另一个是完全关闭的，这确保了从电源到地没有直接通路，并保证了强劲的输出。
相比之下，传输晶体管逻辑更像一个铁路调度场。它不从电源中创造新的高或低信号。相反，它被动地引导现有的信号从其输入端到其输出端。 晶体管仅仅是轨道上的开关，指挥着信息的流动。对于某些函数，特别是多路复用器（这是 PTL 的自然表达形式），这种方法可以实现非常紧凑和快速的设计。
当然，这种优雅也伴随着我们刚刚探讨过的责任：设计者必须时刻注意阈值电压降，并且必须明确地规划信号恢复。这是在引导逻辑的效率和全恢复逻辑的固有鲁棒性之间的一种权衡。通过理解晶体管作为开关的真实行为——包括其所有缺陷——的基本原理，我们获得了为工作选择正确工具的智慧，甚至能将一个明显的弱点转变为设计优势。
在探讨了传输晶体管逻辑的基本原理之后，我们可能会倾向于认为它只是一种精巧但或许小众的技巧，仅仅是个奇闻趣事。但这就像只看到一笔一画而错过了整幅杰作。这个概念的真正美妙之处，如同物理学和工程学中的许多概念一样，体现在它如何与更广阔的世界联系起来——它如何解决实际问题，创造新的挑战，甚至架起看似毫不相干的研究领域之间的桥梁。让我们踏上这段旅程，看看这个晶体管作为开关的简单想法会带我们走向何方。
想象一下，你想构建一个数字门，比如一个简单的与门。标准的教科书方法涉及一个由多个晶体管组成的网络。但一个具有极简主义精神的设计师可能会问：我们能做得更好吗？我们能更高效吗？这正是传输晶体管逻辑的灵魂所在。这个想法简单得惊人：用一个 NMOS 晶体管作为开关。一个输入信号连接到晶体管的栅极，作为“控制”信号，决定开关是开是关。另一个输入信号，即“数据”，在漏极等待，如果开关闭合，它就会被传递到输出端。
通过这种方式，人们可以用极少的晶体管构建一个 2-1 多路复用器，而多路复用器是逻辑的通用构件。有了它，你可以构建任何东西。例如，一个异或门仅需几个这样的传输晶体管就能制成，这在复杂度和芯片面积上都是一个显著的减少。这就是这种方法的优雅之处：它体现了事半功倍的强大原则。
但天下没有免费的午餐。正如我们在前一章看到的，这种优美的简单性伴随着一个微妙但关键的缺陷。NMOS 晶体管在传递逻辑“0”（地电压）方面表现出色——它能强劲且明确地将输出拉低。然而，它在传递逻辑“1”时却很“弱”。当栅极被保持在高电平（电源电压 ）以传递高信号时，输出电压只能上升到栅源电压降至晶体管的阈值电压 为止。输出永远无法完全达到电源电压；它被卡在一个约为 的电平上。这并非微不足道的瑕疵；这是器件物理特性的一个根本结果。这个衰减的“1”就像原始信号微弱的回声，而正如我们将看到的，回声会引起很多麻烦。
在任何真实的计算机中，逻辑门都不是孤岛。它们被连接成庞大而复杂的链条。一个门的输出成为下一个门的输入。那么，当我们级联我们优雅的传输晶体管门时会发生什么？当一个“弱 1”被馈送到下一级时会发生什么？
情况可能会急剧恶化。考虑构建一个简单的算术电路，比如一个半加器，它根据两个输入位计算和与进位。如果我们通过连接传输晶体管的异或门和与门来构建它，我们可能会发现自己处于一种不稳定的境地。如果第一级的输出是一个弱“1”（在 ），而这个信号接着被用来控制第二级中一个晶体管的栅极，问题就会累积。这个第二级晶体管现在能传递的最高电压是其新的、更低的栅极电压再减去另一个阈值电压。最终输出可能会衰减到 。
这种累积性衰减是一个严重的威胁。一个被削弱了两次的信号可能低到让链中的下一个门根本无法将其识别为逻辑“1”，从而导致整个计算的灾难性失败。在像桶形移位器这样复杂的电路中，这种效应是一个主要问题——这种器件可以在一个步骤内将一个数字字移位任意位数。它们通常由多级多路复用器构成。使用传输晶体管因其密度高而具有诱惑力，但信号在逐级传播时可能会逐渐衰减 [@problem_z_ref:4257348]。虽然这种衰减不是简单的线性减法，但现实世界中的动态效应，如为每个级的电容充电所需的有限时间，可能导致设计者所称的“累积性 损失”，这是一个必须小心管理的设计噩梦。
面对这个日益严重的问题，人们可能会想完全放弃传输晶体管逻辑。但一个聪明的设计师不会轻易放弃。他们会问：我们能否通过安排逻辑来智取物理规律？答案出人意料地是肯定的。
让我们来看一个三输入异或函数：。在数学上，结合律告诉我们 与 是相同的。它们是同一个函数。但在传输晶体管的物理世界里，它们完全不同！
如果我们将电路构建成一个级联结构，其中先计算 的结果，然后用该结果来控制与 进行异或运算的传输晶体管，我们就会直接遭遇累积性衰减问题，最终输出可能低至 。然而，如果我们先计算 ，并使用原始的、全摆幅的输入 来控制最后一级，问题就消失了！中间信号现在是被传递的数据，而不是控制信号。控制信号始终是一个完美的、全摆幅的“1”，所以我们遇到的最坏情况下的衰减只是单个 的压降。通过简单地重新排序逻辑，我们就避开了灾难性的故障模式。这是一个深刻的教训：数字设计不仅仅是抽象的布尔代数。它是一种艺术形式，需要对电子和电压的物理流动有深刻的直觉。
绕过缺陷很聪明，但拥有一个稳健且通用的解决方案通常更可取。NMOS 晶体管的弱点是它不擅长传递“1”。如果我们能找到一个擅长此道的器件呢？事实证明，这样的器件是存在的：PMOS 晶体管。它具有相反的特性——它能完美地传递“1”，但在处理“0”时却很吃力。
真正天才的一笔是将它们结合起来。一个 CMOS“传输门”将一个 NMOS 和一个 PMOS 晶体管并联放置。它们由互补的时钟信号控制。当我们要传递一个信号时，我们同时打开两者。要传递“0”，NMOS 承担重任。要传递“1”，PMOS 接管工作。它们完美和谐地工作，各自弥补对方的弱点。结果是一个近乎完美的开关，能无衰减地传递“0”和“1”。
这项发明不仅仅是一项渐进式改进；它是现代数字设计的基石之一。它在存储电路中尤其关键，例如构成寄存器和缓存核心的静态锁存器。锁存器使用一对交叉耦合的反相器来存储一位信息。要向锁存器中写入新值，我们需要克服这个反馈回路。如果我们使用一个简单的 NMOS 传输晶体管，它的弱“1”可能不足以翻转锁存器的状态，或者可能使锁存器处于一个对噪声高度敏感的不稳定中间状态。使用全摆幅传输门确保了新数据被干净、稳健地写入，从而保持了所存信息的完整性。
我们的讨论一直集中在如何获得正确的电压电平上。但在计算领域，还有另一种同样宝贵的货币：速度。我们的逻辑能以多快的速度运行？在这里，传输晶体管逻辑提供了另一个引人入胜的权衡。
一个标准的 CMOS 逻辑门有一定的固有延迟——其内部晶体管需要时间来开关并对输出进行充放电。一个由标准与/或门构建的多路复用器，信号需要通过多个这样的级联传播。相比之下，传输晶体管多路复用器创建了一条从输入到输出的直接（尽管有电阻）路径。这通常可以是一条更快的路径。使用简单的 RC 延迟模型进行的分析表明，根据负载和晶体管参数，PTL 实现的传播延迟可能显著低于其标准 CMOS 对应物。
在这里，我们看到了工程学中永恒的平衡艺术。我们是想要标准门或传输门设计的信号完整性和鲁棒性？还是我们需要更简单的 PTL 设计所带来的原始速度和更小的面积，并接受我们必须更小心地处理信号衰减？答案取决于具体的应用，而做出这种选择正是工程成为一门艺术的地方。
到目前为止，我们的开关一直在处理由 1 和 0 组成的离散世界。但是，如果我们尝试传递一个不仅仅是高或低，而是可以取其间任何值的信号——一个模拟信号——会发生什么呢？
在这里，传输晶体管揭示了其性格的另一层面。它变成了一个*模拟开关*。但它不是一个完美的开关。开关的“导通电阻”——衡量电流通过它难易程度的指标——不是恒定的。它实际上取决于被传递的模拟信号的电压！随着输入电压的升高，NMOS 晶体管的栅源电压减小，这会增加其沟道电阻。这种非线性在混合信号电路中是一个至关重要的考虑因素，在这些电路中，数字控制信号被用来路由和处理连续的模拟信号，例如在数据转换器或音频设备中。简单的数字开关，当通过模拟的视角审视时，展现出一种更丰富、更复杂的行为，必须予以理解和考虑。
从其优雅的简单性到其隐藏的缺陷，从巧妙的拓扑技巧到传输门的对称完美，传输晶体管逻辑讲述了一个引人入胜的故事。它教导我们，物理定律是不可协商的，好的设计在于与这些定律协同工作，以及一个单一的基本概念可以贯穿计算的整个结构，将数字逻辑、存储器设计，甚至模拟世界编织在一幅美丽、统一的织锦中。